생각하는 공대생 (제닉스)

협업 및 Contact

zenix.kim — Thu, 7 Aug 2025 20:16:52 +0900

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DRAM의 전부 3편 (한계점 및 기술 발전-트랜지스터 관련)

zenix.kim — Thu, 17 Jul 2025 21:52:38 +0900

지난글에서는 DRAM 성능을 발전시키기 위한 기술발전 중 커패시터에 관련된 내용을 살펴보았다.

2025.07.15 - [메모리 소자 이론] - DRAM의 전부 2편 (한계점, 기술 발전 - 커패시터 관련)

이번글에서는 DRAM 성능을 발전시키기 위한 기술발전 중 트랜지스터에 관련된 내용을 살펴보려고 한다.

트랜지스터 특성 개선

트랜지스터의 특성을 개선하여 누설전류를 최소화 하는 전략 또한 존재한다. 마찬가지로 cell 크기가 미세화 되면서 트랜지스터의 소스(Source)와 드레인(Drain) 사이 거리 (=Channel 길이) 또한 가까워지게 (짧아지게) 되었는데,

이에따라 게이트 전압 없이, 드레인에 가해지는 전압만으로도 전자가 흘러버리는 Short Channel Effect (SEC)이 발생하며 누설전류로 인한 다양한 문제점을 발생시켰다. 이 현상이 심해지면 Gate에 의해 On-Off 되는 Transistor 특성 자체를 잃을 수도 있다.

① RCAT과 SRCAT 구조

이를 해결하기 위한 대표적인 전략으로 Effective Channel Length(L)을 늘이는 전략이 있다. 이는 트랜지스터의 채널을 더 깊게 파서 U형이나 구형 구조로 만들어 파묻어 채널 길이를 연장하는 방법이다.

이러한 구조는 SCE를 억제하기 위해 소스와 드레인 사이의 길이(L)를 늘여주는 방법으로서, 채널을 아래로 파고 게이트를 묻어 채널의 유효 길이 (Effective Length)를 길게 한다.

이를 적용한 구조에는 대표적으로 RCAT (Recessed Channel Array Transistor)가 있다.

S-RCAT 구조는, Sphere-RCAT 의 약자로, 기존 RCAT에서 나아가 채널 아랫쪽을 구 모양으로 추가적으로 에칭을 진행해 채널 길이를 더 길게 만들어준 구조다.

그러나 이런 구조들의 경우 Gate와 Drain이 인접하는 영역이 많아 GIDL (Gate Induced Drain Leakage) 현상이 발생할 수 있다. GIDL은 WL에 강한 음전압을 가하면 Drain으로누설전류가 흐르는 현상으로,

RCAT와 SRCAT의 경우 WL과 Drain이 이웃하는 영역이 넓기 때문에 GIDL 현상이 발생할 가능성이 크다.

② S - Fin 구조

이는 FinFET 구조와 (S)RCAT 구조를 같이 사용한 구조로, RCAT의 장점으로 인해 effective channel length를 늘리면서도

Fin 구조의 장점으로 인해 Gate와 Oxide가 인접한 면적을 3면으로 늘려 gate 구동력 저하를 개선하여, 출력 특성을 향상 시킨 구조이다.

③ BCAT 구조

이를 해결하기 위해 더 발전시킨 구조에는 BCAT이 있다. BCAT은 Buried Channel Array Transistor의 약자이다.

Buried라는 이름에서 알 수 있듯이,

S-Fin 구조에서 게이트를 기판 안에 아예 묻어버리고 Source와 Drain 사이는 절연체로 채우는 구조이다.

즉, RCAT과 달리 gate를 'U'자 구조의 하단에만 위치시키고 그 위에 산화막을 증착시켜 전기적으로 차단하는 방법이다. 이 기술을 적용하면 Gate와 Drain이 인접하는 영역을 최소화 할 수 있어 GIDL 현상을 해결할 수 있다. 또한 기존보다 bit line과 word line의 간격이 멀어지면서 배선간 short 이슈 또한 해결이 가능하다.

출처 : 삼성전자 IEEE 논문 https://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=9393379

④ VCAT 구조

마지막으로는 VCAT (Vertical Channel Array Transistor)이라고 하는 차세대 구조이다. 이 구조는 게이트를 기둥 형태로 수직(vertical)으로 세우는 구조로, 트린지스터 구조인 Gate-all-around (GAA)를 수직형태로 만든다고 생각하면 된다.

출처 : 삼성전자 학술 논문 International Conference on Solid State Devices and Materials (2012)

출처 : 1) https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8472278 2) 삼성전자 학술 논문 https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8396854

이 구조를 적용할 경우, BCAT에서 달설한 6F² 배열에서 더 발전된 4F² 배열을 달성하여 밀집도를 더욱 높일 수 있게 된다.

그러나 현재 VCAT 구조는 Floating Body Effect (FBE)라는 난관을 완전히 해결하지 못해 아직 상용화 되지 않고 있다. 여러가지 연구가 활발하게 이루어지고 있으나, 아직 시뮬레이션/소자 단계/부분적 평가 단계에 그친 수준인듯 하다.

FBE란, 이러한 수직형태의 transistor에서 나타나는 문제점이다.

이러한 수직 구조에서 전자는 source에서 drain으로 원활하게 이동하지만, hole은 source와 gate 사이의 중립지역에 축적되게 된다. 이 축적된 hole에 의해 생긴 charge는 substrate에 양전압을 가하는 효과인 body effect를 유발해서 threshold voltage 변화, off-current 변화, noise 유발, transient 동작 불안정성 등 소자 특성을 저하 시킬 수 있는 것이다.

현재는 SOI (Silicon-On-Insulator) 및 Fully Depleted SOI (FD-SOI) 같은 기술을 활용하여 일부 해결하려는 다양한 시도가 이루어지고 있다.

출처: 강혜령의 하이엔드테크 https://v.daum.net/v/20220124063054591 (삼성전자, SK하이닉스 사진)

결국, 가장 중요한 목표인

① 채널 길이 유지하면서 정전용량은 극대화
② 제한된 공간 내에 최대한 많은 셀 배치

를 달성하기 위한 기술 혁신의 여정인 것이다.

오류 및 기타 지적사항 환영

끝

DRAM의 전부 2편 (한계점, 기술 발전 - 커패시터 관련)

zenix.kim — Tue, 15 Jul 2025 02:17:26 +0900

지난 글에서 기본적인 DRAM의 정의와 기본 구조, 동작 원리 등을 살펴보았다.

DRAM의 전부 1편 (정의, 구조, 동작 원리, 특성 등)

DRAM = Dynamic Random Access Memory의 약자이다. 메모리란 결국 정보를 저장하는 소자의 일종인데,이름의 뜻을 한번 살펴보자 ① DynamicDynamic RAM(DRAM)은 기본적으로 1개의 트랜지스터(Transistor)와 1개의 커

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이번편에서는 DRAM구조의 다양한 한계점과 차세대 DRAM으로 발전하기 위해 어떤 기술이 개선책으로 연구되었는지 자세하게 살펴보도록 하겠다.

DRAM의 커패시터에 저장한 전하는 지속적으로 충전하지 않으면 저장된 값을 유지하지 못하고 지속적으로 방전된다. 이렇게 손실된 전하를 보충하며 데이터를 유지시켜주기 위해 Refresh라는 전하 보충 과정을 주기적으로 해주어야 한다.

그러나,

이 과정 자체가 지속적으로 전력을 소모하며, Refresh 사이클 중간에는 데이터에 접근할 수가 없어 메모리의 성능을 저하시키게 된다.

즉, 커패시터의 누설전류를 줄이고 Refresh 주기를 길게 할수록 DRAM 성능을 개선할 수 있다.

물론, 트랜지스터 쪽에서의 누설전류를 줄임으로써도 DRAM 성능 개선이 가능하다.

즉, DRAM의 누설 전류를 최소화하기 위한 전략은 크게 커패시터(storage capacitor) 영역과 트랜지스터(access transistor) 영역으로 나눌 수 있다.

이번 편에서는 커패시터 관련 내용만 중점적으로 다뤄보겠다.

커패시터 특성 개선 (커패시턴스 증가 + 누설전류 방지)

커패시터에 Refresh 주기를 짧게하기 위해서 커패시터에 충분한 양의 전하를 저장하여 일정 수준 이상의 전하를 장시간 유지하도록 하는 전략이 있다.

커패시턴스(C)는 다음과 같은 식으로 계산 되는데,

이때, S는 극판의 면적, d는 유전체 두께, ε는 유전체(dielectric)의 유전율(permittivity)임을 알고 있을 것이다.

즉, C 값을 크게 만드려면

1) 커패시턴스 형성 면적 S를 크게 만들거나

2) 유전체 두께 d를 얇게 만들거나

3) ε가 큰 물질(High-k dielectric)을 사용하면 되는 것이다.

그러나 최근 반도체 공정의 미세화가 진행되면서 셀 크기나 간격이 모두 작아지면서 최근 커패시턴스를 확보하기 위한 공간 및 구조에 큰 제약이 생기고 있다.

이에따라 터널링 등에 의해 발생하는 유전체 누설전류(dielectric leakge current) 또한 점차 증가하게 되어, 2) 유전체 두께 d를 일정 이상 얇게 제작하는 전략을 사용하기 어려워졌다.

따라서 제한된 공간에서 유전체 두께를 일정 이상 유지하면서도 1) 커패시턴스 형성 면적 S를 크게하기 위해, 커패시터의 구조는 평면(Planar)에서 입체 (3D-stacked) 구조로 발전해왔다.

출처 : https://www.sedaily.com/NewsView/260ZLT02IO [강해령의 하이엔드 테크]

하지만 셀 면적이 수 nm 수준으로 더더욱 줄어들면서 3D 기둥 모양의 캐패시터도 종횡비(Aspect Ratio)가 높아지며 지름이 줄어들고 길이가 점점 높아졌다. 최근 발전한 DRAM의 종횡비는 약 50:1 이상으로 알려져 있다!

MESH Structure

과거에는 실린더형 커패시터 사이에 MESH라고 하는 지지대를 만들어 지탱하여 보완하였으나, 이후는 기둥(pillar) 형태의 커패시터로 발전하였으나 이 역시 구조적 안정성이 떨어져 커패시터가 쓰러지는 문제점은 여전히 존재하였다. 이를 해결하기 위해 지지대를 늘리고, 기둥을 2층 이상으로 나누어 쌓아 올리는 multi-pillar 구조 등으로 발전하였다.

무엇보다, 제한된 면적에서 일정 이상의 커패시턴스를 확보하기 위해 3) 높은 유전율을 가진 High-k 물질을 사용하기 위한 연구 또한 지속되어 왔다.

유전율이란 물체에 전기장이 인가될 때, 전하를 얼마나 잘 잡아두는지를 나타내는 척도이다. 따라서 High-k 소재는 고유전율 소재로 같은 전압을 인가하더라도 다른 소재보다 더 전하를 잡아둘 수 있기 때문에 커패시턴스 또한 증가한다.

이에 따라 유전막 소재는 아래처럼 발전해 왔으며, 최근까지 20~25 정도의 유전율을 갖는 하프늄옥사이드(HfO₂) 또는 20~30의 유전율을 갖는 지르코늄 옥사이드(ZrO₂)를 사용하는 형태로 바뀌어 왔다.

SiO₂ → ONO → Al₂O₃ → HfO₂ → ZrO₂

(참고 : ONO란 Oxide/Nitride/Oxide의 여러층으로 이루어진 절연막, 1차 산화막+질화막+2차 산화막을 말한다)

그렇다면 왜 약 60~80의 매우 높은 유전율을 갖는 티타늄옥사이드(TiO₂)를 유전막 소재로 사용하지 않을까? 그 이유는 ① 물체의 밴드갭(Bandgap)에 따른 누설전류와의 관계 및 ② 커패시터의 충/방전 시간에 있다.

SiO₂ 는 3.9의 낮은 유전상수를 갖지만, 약 9.1eV의 높은 밴드갭을 가지고 있어 우수한 절연 특성을 가지고 있다. 하지만 TiO₂는 3.05eV의 낮은 밴드갭을 가지고 있어 dielectric layer로 사용할 경우 누설전류가 크게 증가할 가능성이 있는 것이다. 일반적으로, 유전상수 k가 높을수록 밴드갭은 낮아지는 반비례의 경향이 존재한다.

또한, 커패시턴스가 너무 크면 커패시터를 충/방전하는 시간이 길어지기 때문에 DRAM의 동작속도가 저하된다는 가능성도 있다.

그래서 이러한 trade-off 관계를 고려하여 현재는 20~25의 높은 유전율과 5~7eV의 적절한 Energy bandgap을 갖는 HfO₂ 또는 ZrO₂ 가 High-k 소재로 사용되었다.

일반적으로 단일 물질만을 사용하는 것이 아닌, ZrO₂ /Al₂O₃ /ZrO₂ (ZAZ)처럼 다양한 물질들을 다층으로 적층하여 사용하거나

(High-k 유전체 + 넓은 밴드갭 갖는 blocking layer 조합)

도핑이나 결정구조 엔지니어링을 통한 박막 특성 최적화를 진행하여 사용하고 있다.

(Al-doped TiO₂ (ATO), SrTiO₃ (STO) 등 연구 중)

당연히 박막의 품질과 균일도, Step Coverage 또한 매우 중요하기 때문에 (PE)ALD등의 공정이 이러한 dielectric 물질을 증착하기 위해 사용되고 있다.

ALD 공정, 출처 : SKhynix 뉴스룸

오류 및 기타 지적사항 환영

3편에서 계속

DRAM의 전부 1편 (정의, 구조, 동작 원리, 특성 등)

zenix.kim — Sun, 13 Jul 2025 05:31:46 +0900

DRAM = Dynamic Random Access Memory의 약자이다.

메모리란 결국 정보를 저장하는 소자의 일종인데,

이름의 뜻을 한번 살펴보자

① Dynamic

Dynamic RAM(DRAM)은 기본적으로 1개의 트랜지스터(Transistor)와 1개의 커패시터(Capacitor) - 1T1C의 구조를 갖고 있다.

커패시터에 전류를 흘려 충전하는 방식으로 메모리를 저장하며 커패시터에 전하가 저장되어 있는지 여부에 따라 데이터 '1'과 '0'을 구분하는 메모리 소자이다.

그런데 커패시터의 특성 상, 커패시터에 저장한 전하는 지속적으로 충전하지 않으면 저장된 값을 유지하지 못하고 지속적으로 방전된다. 저장된 전하가 방전되는 이유로는 누설전류(Leakage Current)가 지속적으로 발생하기 때문인데, 이 경로는 다음과 같이 매우 다양하다.

1) Junction Leakage

2) Cell Transistor의 Off-Current

3) Dielectric Leakage

4) Cell to Cell Leakage

5) Gate Induced Drain Leakage (GIDL)

6) Gate Tranasistor, Oxide Leakage

7) Insulator Leakge

이렇게 저장된 데이터를 잃어버리기 때문에 휘발성 메모리(Volatile Memory)이며, 이렇게 손실된 전하를 보충하며 데이터를 유지시켜주는 과정을 Refresh라고 한다. 이런 의미에서 Dynamic (동적)이라는 명칭이 붙었다.

여기서, 소자의 Refresh 주기 또한 중요한 파라미터이다.

(Refresh 주기) < (데이터 보존 시간)

즉, 데이터를 쓴 시점으로부터 0 or 1을 감지할 수 있는 최소 전압으로 떨어지기 전까지의 시간보다, Refresh 주기가 짧아야 데이터가 보존되는 것이다.

실제 Refresh의 주기는 마이크로 초 단위로 수행되며 데이터의 손실을 막기 위해서는 1초에도 수백 번 Refrsh 연산을 수행해야 하는데, 이 연산 자체가 지속적으로 전력을 소모한다. 따라서 전력소모를 최소화하기 위해서는 더 많은 전하를 저장할 수 있도록 커패시터 용량를 크게하여 Refresh 간격을 늘려야 한다.

그러나 직접도를 높이기위해 반도체가 끊임없이 미세화 되면서, 커패시턴스도 작아진다는 문제가 발생한다.

이러한 문제를 해결하기 위해 High-k 유전체를 쓴다거나, 3차원 구조를 사용해 면적히는 전략을 사용하며, 이러한 issue 대해서는 후편에서 자세하게 다루겠다.

② Random Access

순차적 접근 (sequential access)의 반댓말로, 어느 위치에 저장된 데이터든지 접근하는데 동일한 시간이 소요된다는 의미이다.

특정 데이터를 읽기 위해 앞에 있는 데이터부터 순서대로 읽을 경우 위치에 따라 데이터에 접근하는 지연시간이 달라진다. 반면 Random Access 구조의 경우 원하는 주소(메모리 셀)를 ‘무작위(random)’로 골라도, 언제나 동일한 시간 안에 바로 접근할 수 있다.

트랜지스터는 데이터를 읽고 쓰기 위해 특정 커패시터에 연결되기 때문에, Access Transistor라고도 한다.

DRAM의 동작 원리

DRAM에는 크게 두가지 Line이 존재하는데, Word Line (WL)과 Bit Line (BL)이다.

WL은 트랜지스터의 게이트 전극에 연결된 Line으로, 트랜지스터의 On, Off 상태를 스위칭하며 커패시터에 접근 여부를 결정한다.

BL은 소스(드레인) 전극에 연결된 Line으로, 커패시터에 저장된 데이터를 읽거나, 데이터를 쓰는 역할을 한다.

데이터 쓰기 (Write)

DRAM에 데이터를 저장하기 위해서는 우선 WL을 'on'을 시켜야 한다. 높은 전압이 인가되는 High 신호 상태 라고도 한다. (트랜지스터 채널 형성)

이때, BL에 특정 전압(Vcc)을 인가하면, 커패시터의 반대쪽은 ground에 연결되어 있으므로 커패시터에 전하가 축적되고 충전(Charge)되며 데이터 '1'이 써진다.

반대로 0V를 가해주면 커패시터 표면에 축적된 전하가 빠져나가므로 방전(Discharge)되며 데이터 '0'이 써진다.

이후 WL에 인가되는 전압을 제거(Off)하면 저장된 데이터를 기억하고 있는 상태가 된다.

데이터 읽기 (Read)

DRAM에 저장된 데이터를 읽기 위해서는 똑같이 WL를 'on' 시키면 되고, 이후 커패시터와 BL이 연결되면서 전압이 평형을 이루게 된다.

그런데 WL을 활성화 시키기 전에 해야하는 단계 있다.
BL에 별다른 조치를 취하지 않고 WL을 활성화시킨다면, BL의 전압을 그대로 커패시터에 저장하는 Write와 같은 행동이 된다. 즉, 데이터를 읽으려고 했는데 오히려 BL의 정보를 또다시 저장하는 것과 동일한 상태가 된다.

따라서 Read를 실행할 때에는, BL을 1도 읽을 수 있고 0도 읽을 수 있는 상태로 만들어야하며, 이를 사전 충전(Precharge) 단계라고 한다.

사전충전 단계에서는 BL이 두 값을 모두 읽을 수 있는 상태인 0.5 정도의 값을 가해준다. (0< x <1)

만약 '1'이 Vcc 이고 '0'이 GND 라면 1/2Vcc 값을 인가하는 것이다.

BL에 1/2Vcc를 인가하면 커패시터의 전하 이동에 따라 이 전압값이 미세하게 변한다.

BL전압이 미세하게 증가한다면 커패시터가 충전된 상태로 데이터 '1'이 읽히며, 반대로 미세하게 감소한다면 커패시터가 방전된 상태로 데이터 '0'이 읽히는 것이다. 이런 전위차를 sense amplifier로 증폭시킨 후 측정하여 구분한다.

데이터 손실?

그런데 본문의 내용을 잘 이해한 독자들이라면 한가지 의문이 들것이다.

데이터를 읽는 과정에서 Precharge 값과 비슷한 값이 저장되면서 커패시터에 저장된 전압이 바뀌는데, 이렇게 된다면 원래 저장했던 데이터가 변형되거나 삭제되는 일이 발생하는 것이다. 그럼 기억장치로써의 역할을 제대로 하고 있다고 보기 어렵다.

이러한 문제점은 바로 위에서 언급했던 sense amplifier로써 해결할 수 있다. Sense amplifiers는 정보를 읽어 우리에게 알려줄뿐만 아니라, 그 정보를 BL에 다시 전달하여 원본 정보를 복원하는 역할까지 수행한다.

2편에서 계속

Metal-Semiconductor junction (금속-반도체 접합) (2) -Ohmic contact

zenix.kim — Tue, 8 Jun 2021 13:54:11 +0900

앞서 살펴본 schottky contact과는 다르게 ohmic contact은 ohm's law를 따르는 경우를 말한다. 이 때문에 foward bias, reverse bias에 상관 없이 linear한 I-V curve의 형태가 나타나게 된다.

Ohmic contact (with n-type semiconductor)

Schotty contact과는 다르게 metal의 work function이 semiconductor의 work function 보다 작은 경우가 ohmic contact이 된다.

Ohmic contact (with p-type semiconductor)

p-type semiconductor의 경우 metal의 work function이 semiconductor의 work function 보다 큰 경우가 ohmic contact이 된다.

semiconductor의 work function은 doping에 의해, metal의 work function은 material의 고유 성질에 따라 결정되게 되는데, 이러한 semiconductor-metal contact에서는 주로 ohmic contact의 성질이 선호된다.

그 이유는 pn junction diode를 만들면 다음과 같이 metal과 semiconductor 간의 접합인 Contact 1과 Contact 2가 생기게 되는데, contact 1,2가 rectifying contact라면 pn junction이 3개나 생겨버리는 상황이 발생하여 정상적인 동작이 어렵기 때문이다.

하지만 두 contact이 모두 ohmic contact이라면 정상적인 pn junction diode로 사용할 수 있게 된다.

ohmic contact을 만들어주기 위해서 n-type의 경우엔 semiconductor의 work function의 크기를 키우기 위해 doping level을 낮게하거나 metal의 경우엔 work function이 작은 metal을 사용해야하지만 work function이 작은 metal을 사용하는데에는 한계가 있으므로 새로운 방법이 필요하다.

그 방법으로는 contact이 일어나는 부분에만 heavy doping을 해주는 방법이다. 이렇게 heavy doping을 해줄 경우 depletion region의 폭이 좁아지게 되므로 schottky barrier가 존재하더라도 tunneling에 의해 metal에서 semiconductor로 넘어갈 수 있게되어 양방향으로 전류가 흐르게 되는 ohmic contact과 같은 성질을 갖게 된다.

MOSFET에서 주로 이러한 방법을 사용하며, 이전에 포스팅했던 Zener breakdown과 매우 흡사한 현상이므로 조금 더 자세한 과정을 알고 싶다면 이전 포스팅을 참고하길 바란다.

https://allgo77.tistory.com/108?category=790724

마지막으로 각 경우를 표로 정리하면 다음과 같다. φ는 work function을 의미한다.

Metal-Semiconductor junction (금속-반도체 접합) (1) -Schottky contact

zenix.kim — Mon, 7 Jun 2021 23:58:46 +0900

pn junction diode를 기반으로한 MOSFET, LED, PV와 같은 반도체 소자를 만들 때 금속(metal)과 반도체(semiconductor)간의 접합은 필수이다. 소자의 핵심 특성을 결정하는 active material는 semiconductor을 사용하며, 소자에 전압을 걸어주고 전류가 원활하게 흐를 수 있게하는 연결부인 전극(electrode)은 전도성이 뛰어난 금속을 사용하기 때문이다.

이때 소자가 정상적으로 작동하도록 하고 접합면에서 발생하는 현상을 예측하기 위해서는 이런 metal과 semiconductor의 접합 원리를 이해하는 것이 매우 중요하다. 이러한 contact의 종류에는 크게 schotty contact과 ohmic contact의 두가지 경우가 존재한다.

Schotty contact (with n-type semiconductor)

Schotty contact는 rectifying contact이라고도하며, n-type semiconductor의 경우 metal의 work function이 semiconductor의 work function보다 큰 경우의 접합을 의미한다.

다음은 metal과 n-type semiconductor을 접하하기 전 각각의 에너지 레벨 상태이다.

접합을 하고 나면 fermi level의 준위가 align되면서 각각의 energy band에 변화가 일어나게 된다.

Metal의 fermi level이 semiconductor의 fermi level보다 낮으므로 semiconductor의 전자들이 더 낮은 에너지 상태를 가지는 metal로 확산된다. 이렇게 되면 n-type semiconductor에 fixed donor 양이온이 생기게 되며 metal로 넘어간 전자와 양이온이 depletion reigon을 형성하게 된다.

결국 둘의 fermi level이 일치하게 될 때까지 이 현상이 지속되며 depletion region에는 반도체의 전자가 금속으로 확산되는것을 방해하는 elelctrical field가 형성되게 된다. n-type 반도체의 확산을 막는 barrier는 metal과 semiconductor의 work function의 차이 만큼의 크기를 가지게 되며, metal에서 semiconductor로 넘어가지 못하도록 형성된 barrier를schottky barrier라고 한다.

이때 schottky barrier는 metal의 work function과 semiconductor의 electron affinity의 차이로 정의된다.

이렇게 depletion region이 형성 된 소자는 diode처럼 동작한다. 즉, 한쪽으로만 전류를 흐르게하며 이는 metal에서 semiconductor로의 전자의 이동을 막는 schottky barrier 때문이다.

이 상태에서 foward bias (n-type semiconductor쪽에 negative, metal쪽에 positive bias)를 걸어주게 되면 semiconductor쪽의 fermi level이 올라가면서 energy barrier가 낮아지게 되면서 전류가 흐를 수 있게 된다.

반면 reverse bias를 걸어주게 되면 전류가 흐를 수 없게 된다. 이러한 이유 때문에 schottky diode이자 rectifying(정류) contact라고 부르기도 한다.

Schotty contact (with p-type semiconductor)

p-type semiconductor과 metal의 schotty contact는 n-type의 경우와는 반대로 metal의 work function 보다 semiconductor의 work function이 커야한다.

이때 마찬가지로 foward bias가 가해지는 경우 p-type semiconductor에 존재하는 hole이 낮아진 energy barrier를 넘어 흐를 수 있게 되지만 reverse bias의 경우엔 흐를 수 없게 된다.

Junction Breakdown (Electrical Breakdown)

zenix.kim — Mon, 7 Jun 2021 20:46:20 +0900

일반적인 pn junction diode에서 reverse bias를 가해줄 경우 전류가 흐르지 않는다. 그런데 특정 reverse bias 조건에서 전류가 흘러버리는 경우가 발생하는데 이를 breakdown이라고 한다. 이러한 breakdown의 종류에는 크게 두가지가 있는데 (1) Zener breakdown과 (2) Avalanche breakdown이다.

(1) Zener breakdown

Zener breakdown은 tunneling에 의해 발생하는 breakdown이다. 기본적으로 tunneling이 일어나기 위해서는 d (depletion region W)가 매우 좁아야한다. 위 그림에서 마찬가지로 p-type의 valence band에서 n-type의 conduction band로 전자가 tunneling되기 위해서는 거리 d가 매우 좁아야 하고(narrow depletion region) 이는 p-type과 n-type 모두가 heavily doping된 경우이다. (large number of electrons & holes)

이렇게 heavily doping된 상태에서 reverse bias가 걸려 강력한 electric field가 가해지면 전자가 tunneling되면서 breakdown current가 흐르게 되는 것이다.

Zener breakdown은 low voltage에서 발생한다. 이때 strong electric field가 걸리려면 voltage가 높아야 된다고 생각하기 쉽지만 전기장을 정의하는 식 E=V/d에서 d가 이미 충분히 작으므로 low voltage에서도 이미 strong electric field가 걸리게 되어 발생할 수 있는 것이다.

(2) Avalanche breakdown

Avalanche breakdown은 zener breakdown과는 다르게 lightly doping되어 depletion width가 커져 tunneling이 발생하기 어려운 상황에서 발생한다. W가 상대적으로 크기 때문에 breakdown에 필요한 voltage도 zener보다 커야하므로 high voltage에서 발생한다.

Avalanche Breakdown이 일어나는 주요 원인은 impact ionization이다. 강력한 voltage에 의해 electron이 depletion region에 들어서게 되면 atom과 충돌하게 된다. 이때 atom이 이온화되면서 EHP(electron hole pair)가 형성되며 이렇게 생성된 carrier들이 이동하다가 다른 atom과 충돌하여 또 다른 EHP를 생성하게 된다. 이 과정이 반복되면서 전류가 발생하게 되는 것이다. (carrier multiplication)

종합하자면 doping 농도가 높을 수록 low voltage에서 zener breakdown이 일어나며, 반대로 doping 농도가 낮으면 high voltage에서 avalanche breakdown이 일어난다.

유기 반도체(Organinc semiconductor)

zenix.kim — Tue, 6 Apr 2021 22:34:02 +0900

유기 반도체(Organinc semiconductor)란 탄소를 기반으로 만들어진 반도체이다. 일반적인 유기 화합물은 대부분 절연체이나, 내부에 불순물을 도입(dopiong)하거나 빛을 조사하여 특정 조건에서 전류가 흐르도록 만든 반도체이다.

유기 반도체는 기존의 실리콘 등 무기 반도체를 대체하는 차세대 반도체 재료로 각광받고 있다. 특히 최근 구부러지거나 휘어질 수 있는 유연소자(flexible device)에대한 관심이 급증하면서 더욱 연구가 활발하게 이루어지고 있으며, 디스플레이(orgainc display), 태양전지(organic solar cell), OFET(orgainc field-effect transistor), OLED(organic light emitting diode) 등으로의 폭넓은 응용이 가능하다.

크게 유기분자(organic moelcule)와 고분자(polymer) 형태로 분류된다.

유기반도체의 장점으로는 상대적으로 낮은 가격(low cost processing)과 저온 공정(low temperature processing)이 가능하다는점이 있다. 또한 대면적 공정이 용이하며(large area compatible) 상대적으로 가볍다(light-weight)는 특징이 있다.

그러나 단점 또한 명확한데, 기존물질에 비해 전도도 및 전하 이동도가 상대적으로 낮다(low conductivity & carrier mobility)는 것이다. 박막형태의 안정성 또한 향상되어야하며, 패터닝에 필요한 공정기술에 대한 연구가 더욱 필요하다.

이러한 유기반도체의 band structure는 다수의 단분자 오비탈간의 중첩(overlap between single molecule orbital)에 의해 형성된다. 각 분자의 π orbital이 인접한 분자의 orbital과 중첩되며 이는 유기반도체의 band gap으로 나타난다. 일반적인 유기반도체의 band gap은 1.5 ~ 5 eV로 알려져 있다.

뉴텝스 483점 맞은 공부법 공유

zenix.kim — Sun, 21 Feb 2021 17:39:19 +0900

우선 제가 요즘 너무 바빠서 블로그에 글을 쓸 시간이 별로 없네요

그래서 간단하게나마(정말 간단함) 뉴텝스 점수 130점이상 상승시킨 (350점 ➝ 483점)제 경험을 공유해드리려고 합니다

전 우선 고등학교 내내 영어 1등급을 맞는 상태였고 준비없이 구텝스를 쳤을때 700점이 나왔었습니다

그만큼 영어에 꽤 자신감이 있었는데도 불구하고 텝스라는 시험은 도통 점수가 오르질 않았습니다

결국 제가 목표점수를 달성하면서 깨달은건 텝스는 영어시험이라기 보다는

뭔가 논리력, 언어력 그리고 시험 적응력을 종합적으로 평가하는 시험이었다는 겁니다

저처럼 간절한 분들이 몇분 보이셔서 저또한 그 마음 잘 알고 있기에 글을 써봅니다

1. 청해

청해는 무조건 반복학습하세요 무조건입니다

텝스 기출문제 한번 풀고 채점하고 끝내지 마시고

풀었던 문제 까먹을때 즈음해서 여러번 다시풀어보세요

그럼 풀때마다 내가 확실하게 알고 맞추는 문제들이 보이고

기가민가하게 찍어서 맞췄던 문제들이 보이고

진짜 아예 들리지도 않아서 항상 틀리는 문제가 보입니다

그리고 마지막으로 스크립트와 같이 읽으면서 눈과 귀를 동시에 사용해서 들어보세요

그럼 내가 왜 틀리는지, 뭘 잘 못들었는지, 무슨표현을 놓쳤는지 알게되고 그렇게되면

신기하게 아예 다른 청해문제 풀때도 점수가 올라갑니다

저는 제가 그렇게 놓쳤던 표현들을 정리하고 모르는 단어와 관용어구를 여러번 보며 익혔습니다

2. 독해

청해와 함께 텝스점수에 가장 큰 영향을 미치는 영역이죠. 제가 제일 고생한 부분이기도 합니다.

학원을 홍보할 생각은 없지만, 개인적으로 독학에 한계를 느껴서 해커스 어학원 제일 높은반 (실전반이었나)를 등록해서 2달간 다녔습니다.

그때 강사분께서 알려주신 독해 스킬 (꼭 영어가 아니더라도 모든 언어지문을 풀때 큰 도움이 되는것 같음)과 학원 자체 자료가 정말 큰 도움이 된 것 같습니다. 제가 텝스 점수를 올리는데 학원의 도움을 가장 크게 받은 영역입니다.

독해스킬이란.. 지문 전체를 다 읽지 않고도 핵심문장과 문장의 흐름, 논리적 구조를 파악하여 정답을 빠르게 찾아내는 스킬입니다. 심지어 지문에 있는 일부 문장만 읽었음에도 선지를 보지 않고도 정답이 대충 어떤 내용으로 선지에 나올지 예상이 가능하죠. 결국 영어라기보단 '독해력' 자체를 올리는 스킬이죠.

이부분은 꼭 학원을 다니지 않더라도 해커스 어학원 홈페이지에 무료강의로 많이 풀어놨으니 한번 보시는걸 추천드립니다.

이렇게 되면 독해 점수를 올리는데 가장 큰 걸림돌인 '시간부족'이 자연스럽게 해결이 되고

두번째 큰 걸림돌인 '둘중에 애매한 선지 고민'이 해결됩니다.

텝스 독해는 의도적으로 기가민가한 선지 하나를 꼭 넣어 놓습니다. 일부러 헷갈리게 말이죠. 그래서 '진짜 정답'과 '맞는것 같은' 선지중 고민하다가 틀리거나 시간을 허비하게 되죠. 이부분을 공략하는게 제일 포인트 같습니다

그리고 도무지 이해 안되는 문장은 마찬가지로 공책에 써놓고 여러번 복습했습니다.

단어를 몰라서 해석 못한 문장이 있고

문장 구조가 너무 길거나 복잡해서 해석 못한 문장이 있고 다양한데

이런 문장들을 적어놓고 자주 훑어보다보면

내가 잘못 이해한 문장구조들과 표현들이 익혀지기 시작합니다.

음.. 그리고 기출풀때 무조건 실절처럼 시간 칼같이 지키는게 독해 연습할때 제일 중요한것 같습니다. 다른 영역은 몰라도 독해풀땐 시간 꼭 칼같이 재고 지키면서 연습하세요.

3. 문법

문법은 생각보다 나오는 애들이 정해져있습니다. 크게 어렵지도 않아요. 기출 많이 풀어보시다보면 자주 나오는 애들이 진짜 자연스럽게 보입니다.

이렇게 자주 나오는 문법 80% + 진짜 생소한 (모르면 무조건 틀려야하는) 관용 문법 20% 정도로 문제가 나오는데

학원을 다니다보면 80%말고도 저 20%에도 상당한 시간을 쏟습니다.

저는 그 시간도 아깝고 뇌 용량에 과부하가와서 선택과 집중을해서 80%에 집중했고

이 부분은 시중 기출문제집으로도 충분히 해결할 수 있다고 봅니다.

4. 어휘

어휘는 청해, 독해, 문법 공부하다가 보면 자연스럽게 늡니다. 그만큼 따로 시간투자를 가장 적게하는 영역이죠.

청해 독해 문법을 공부하면서 꽤 중요한 단어처럼 보이면 일단 적고 외우세요. 난생 처음들어보지만 중요한 단어인지, 한번 나오고 마는데 괴상하게 어렵기만한 단어인지 판단하는 것도 여러분의 능력입니다.

물론 상대적으로 투자하는 시간이 적다는 얘기지 정말 안하시면 안됩니다.

어휘 공부는 단어장 하나만 있으면 충분합니다. 텝스 빈출단어 책한권 사셔서 시간날때마다 한페이지 씩이라고 꾸준히 외우시는걸 추천드립니다.

시간이 된다면 더 자세하게 포스팅해보도록 하겠습니다.

텝스 한창 할때는 정말 꼴도보기 싫었는데... 여러분의 마음 이해합니다

얼른 점수올리셔서 탈출하시길 바랍니다 화이팅!!

반도체 확산 공정 (thermal diffusion process)

zenix.kim — Wed, 9 Dec 2020 21:26:15 +0900

반도체 열처리 공정 (thermal process)

반도체 열처리 공정은 산화(oxidation), 확산(diffusion), 증착(deposition), annealing 또는 RTP (rapid thermal process)등의 다양한 목적으로 실행된다. 공정은 대체적으로 700 ~ 1200°C에 달하는 매우 높은 온도에서 진행된다. 이는 반도체 내부에서 매우 다양한 용도로 쓰이는 금속들의 melting point보다 비슷하거나 높기때문에 (melting point of Cu : 1085 °C, Al : 660 °C, Au : 1,064 °C) 전체적인 공정의 초반부(front-end)에 진행한다.

Furnace는 일종의 화덕같은 장치로 반도체 열처리 과정에서 주로 사용되는 장치이며 loading system, process tubes, gas delivery system, control system 그리고 exhaust system등으로 이루어져 있다.

Furnace의 종류는 horizontal type과 vertical type이 있으며 vertical type이 낮은 오염도(low particle contamination), 큰 wafer 처리의 용이함(ability to handle larger wafers) 그리고 균일성(better uniformity)때문에 더 자주 사용된다고 한다.

확산 공정 (diffusion process)

Diffusion process는 silicon을 doping하기 위해 사용한다. 이를통해 원하는 major carrier type(n type, p type)과 저항(resistance)등을 얻을 수 있다. 일반적으로 doping시 존재하는 silicon atom과 dopant의 비율은 다음과 같다.

Number of density of silicon = 5×10²² atoms/cm³

Number of density of dopant = 10^17~18 atoms/cm³

이러한 확산의 mechanism은 크게 2가지로 볼 수 있다.

1) Substitutional

Substitutional 과정은 silicon의 defect중 하나인 vacancy가 필요하다.

이 과정은 Si 원자가 있어야할 격자구조의 빈공간(vacancy)을 impurity인 dopant 원자가 대체하는 과정이다. 이 경우 격자 구조를 dopant가 대체하여 원하는 doping 효과를 얻을 수 있다.

Diffusion of an impurity atom by (A) direct exchange and by (B) vacancy exchange

2) Interstitial

Interstitial 과정은 정상적인 격자 결정구조에 위치해 있는 Si 원자를 밀어내고 dopant 원자가 그 자리를 차지하거나

격자 사이의 interstitial site에서 다른 interstitial site로 dopant 원자가 옮겨다니는 과정이다. 그러나 이런 경우 diffusion이 매우 빠르게 일어나고 다른 silicon과 결합을 하지 않기 때문에 원하는 doping 효과를 얻기는 힘들다.

확산 공정의 단점 (limitations of diffusion process)

Thermal process를 이용한 diffusion 방법은 장점도 많지만 그 한계가 명확하다. 등방성(isotropic)인 공정이기 때문에 원하는 특정 방향으로 dopant의 diffusion을 control하기 어렵다. 즉, masking oxide 아래로도 확산이 가능하며 이는 정밀한 doping 영역의 control이 어렵다는 것을 뜻한다.

최근 device와 회로가 마이크로~나노미터 수준으로 소형화됨에 따라 thermal budget이 부족하여(less room for dopant thermal diffusion) 더욱 사용하기 힘들어졌다.

또한 dopant의 농도(concentration)와 깊이(depth)가 둘다 온도의 영향을 받기 때문에 각각을 별개로 control하기가 힘들뿐만 아니라 furnace 내부의 오염물질로 인한 오염 가능성 또한 배제할 수 없다. 따라서 특별한 경우를 제외하고는 ion implantation으로 대체되었다.